Sunshowers
지역로그
태그로그
미디어로그
방명록
'Synthesis'에 해당되는 글 3건
2012.07.12
[Design Compiler] Constraint - Clock, Reset Declaration Function
3
2011.12.06
Synthesis with Synplify
2011.09.20
[Design Compiler] Synthesis 수행 과정
1
이전
1
다음
Category
All
(47)
유학
(1)
Linux
(18)
RTL
(9)
FPGA
(2)
Tools
(6)
IP
(6)
iPod/iPhone
(1)
ETC
(3)
Private Archive
(0)
Tag List
Linux
Huffman table
SoC
power consumption
RTL
awk
Synthesis
yuv
Verilog
design_vision
clock
SystemVerilog
dc_shell-t
header
tcl
JPEG decoder
gvim
vi
folding
DC
Design Compiler
System Design
hexadecimal
jpeg
IMAGE
vim
VLD
binary mode
Command
Variable length decoding
Recent Post
Recent Comment
Recent Trackback
Archive
Calendar
«
2024/05
»
일
월
화
수
목
금
토
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
Links
Total :
Today :
Yesterday :
티스토리 초대신청
티스토리툴바